Молимо вас користите овај идентификатор за цитирање или овај линк до ове ставке:
https://open.uns.ac.rs/handle/123456789/8399
Назив: | FPGA verification and emulation of the analog TV-IF demodulator SoC | Аутори: | Cvejanovic D. Katona M. Maluckov N. Nikolić, Milica Simeonov A. Teslić, Nikola |
Датум издавања: | 1-јан-2006 | Часопис: | MIPRO 2006 - 29th International Convention Proceedings: Computers in Technical Systems and Intelligent Systems | Сажетак: | In this paper, we present one approach to the realtime verification of the DSP-based analog TV-IF demodulator on Field Programmable Gate Array (FPGA). The demodulator performs entire multistandard TV-IF processing of analog input TV signal. The entire system is controlled by programmable 8 bit CPU core. The demodulator and CPU reference models are written in C++ language, and represent only behavioral models. In order to describe concurrency and clocking (cycle dependent simulation) we used SystemC as inter-level between behavioral and RTL model. Verilog hardware description language is used to describe RTL model for FPGA implementation. © 2006 by MIPRO. All rights reserved. | URI: | https://open.uns.ac.rs/handle/123456789/8399 |
Налази се у колекцијама: | FTN Publikacije/Publications |
Приказати целокупан запис ставки
SCOPUSTM
Навођења
1
проверено 22.02.2020.
Преглед/и станица
14
Протекла недеља
8
8
Протекли месец
0
0
проверено 10.05.2024.
Google ScholarTM
Проверите
Ставке на DSpace-у су заштићене ауторским правима, са свим правима задржаним, осим ако није другачије назначено.